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第4题
用CPLD中的查找表LUT（L00k up Table)结构实现： （1)一位全加器； （2)余3 BCD码计数器。
用CPLD中的查找表LUT(L00k up Table)结构实现： (1)一位全加器； (2)余3 BCD码计数器。
第5题
用一片如图A1－5所示的GAL16V8设计实现带有控制端的一位全加器，假设一位全加器的数据输入为Ai和Bi，低位进位
用一片如图A1-5所示的GAL16V8设计实现带有控制端的一位全加器，假设一位全加器的数据输入为Ai和Bi，低位进位为Ci，数据输出为Si(和)和Ci+1(高位进位)。
第7题
试用双4选l数据选择器74HCl53设计一个偶校验电路，当WXYZ中有偶数个1时（不包括0)输出为1，否则为0。
试用双4选l数据选择器74HCl53设计一个偶校验电路，当WXYZ中有偶数个1时(不包括0)输出为1，否则为0。
第8题
设机器数字长为n位（不包括符号位)，画出补码一位乘的运算器框图（图中必须反映补码一位乘算法)，要
设机器数字长为n位(不包括符号位)，画出补码一位乘的运算器框图(图中必须反映补码一位乘算法)，要求： (1)寄存器和全加器均用方框表示； (2)指出每个寄存器的位数及寄存器中操作数的名称； (3)详细画出第5位全加器的输入逻辑电路； (4)描述补码一位乘法过程中的重复加和移位操作。
的特征值和特征向量(精确至2位有效数字)。第10题
图是一个序列信号产生电路，由一个计数器和一个PLA组成，（PLA组成的电路是一个数据选择器)，CP是方波时钟信号。
图是一个序列信号产生电路，由一个计数器和一个PLA组成，(PLA组成的电路是一个数据选择器)，CP是方波时钟信号。试画出QA～QD和f信号的波形(要求超过一个计数周期)。
