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[主观题]
主从型JK触发器组成的逻辑电路如图4.2.17(a)所示,输入波形如图4.2.17(b)所示,画出输出端的波形。设触发器的
主从型JK触发器组成的逻辑电路如图4.2.17(a)所示,输入波形如图4.2.17(b)所示,画出输出端的波形。设触发器的初始状态为Q=0。
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主从型JK触发器组成的逻辑电路如图4.2.17(a)所示,输入波形如图4.2.17(b)所示,画出输出端的波形。设触发器的初始状态为Q=0。
主从JK触发器组成图4.2.67(a)所示电路,已知电路的输入波形如图4.2.67(b)所示,画出Q1~Q4的波形。设各触发器初始状态为零。
图(a)是用TTL主从JK触发器构成的信号检测电路,用来检测CP高电平期间“是否有输入脉冲,若CP,u的波形如图(b)所示,画出输出Q的波形。
A.时序逻辑电路某一时刻的电路状态取决于电路进入该时刻前所处的状态。
B.寄存器只能存储小量数据,存储器可存储大量数据。
C.主从JK触发器主触发器具有一次翻转性
D.上面描述至少有一个不正确
利用增加与非门的办法,将图6.2.5(a)*所示的主从型RS触发器转换为主从型JK触发器,画出逻辑图,并写出设计过程。
CMOS主从上升沿触发器组成的电路如图4.2.24(a)所示,输入波形如图4.2.24(b)所示,画出Q1~Q4的波形。
JK触发器组成如图4.2.7(a)所示电路,已知电路的输入如图4.2.7(b)所示,画出Q1和Q2输出端的波形,假设Q1和Q2的初时状态为0。
JK触发器组成如图4.2.5所示的电路,其中为置位端,
为清零端。试分析电路功能,将信号
、D、CP、A和Qn+1的关系列成功能表的形式。若_已知
、D、CP、A的波形如图4.2.5(b)所示,试画出Q端波形。