用VHDL语言设计一个时序逻辑电路其功能是对一组(256个)并行输入的8位数据进行判别,找出该组数据的最大值、最小值,并计算最大值与最小值之间的差值。
A.2次流量观测读数中最大值与最小值之差小于最终值的10%
B.5次流量观测读数中最大值与最小值之差小于最终值的10%,或最大值与最小值之差小于1L/min
C.5次流量观测读数中最大值与最小值之差小于最终值的5%,或最大值与最小值之差小于1L/min
D.5次流量观测读数中最大值与最小值之差小于10L/min
A.最大值与最小值之差小于常见值的5%
B.最大值与最小值之差小于常见值的10%
C.最大值与最小值之差小于最终值的5%
D.最大值与最小值之差小于最终值的100%
A.频数表的组数越多越好
B.频数表的下限应该大于最小值
C.频数表的上限应该小于最大值
D.一般频数表采用等距分组
E.频数表的极差是最小值与最大值之差