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第1题
VHDL语言是一种结构化设计语言;一个设计实体（电路模块)包括实体与结构体两部分，结构体描述___________。
A器件外部特性;
B器件的综合约束;
C器件外部特性与内部功能;
D器件的内部功能。
第4题
IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP;下列所描述的IP核中，对于硬IP的正确描述为__________。
A. 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路;
B. 提供设计的最总产品----掩膜;
C. 以网表文件的形式提交用户，完成了综合的功能块;
D. 都不是。
第7题
IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
A .软IP
B.固IP
C.硬IP
D.都不是
第8题
分别用相关器件和VHDL语言设计一个可控同步计数器，要求： 在M=0时，按加1顺序（0→1→2→…)计数，
分别用相关器件和VHDL语言设计一个可控同步计数器，要求： 在M=0时，按加1顺序(0→1→2→…)计数，并实现模5计数器；在M=1时，按加2顺序(0→2→4→1→…)计数，并实现模5计数器。
第9题
在VHDL语言中，下列对时钟边沿检测描述中，错误的是（）。
A.if clk’event and clk=‘1’ then
B.if falling_edge（clk） then
C.if clk’event and clk=‘0’ then
D.if clk’stable and not clk=‘1’ then
第11题
用ispGAL20V10实现下列逻辑函数，试写出相应的VHDL语言。用ispLEVER开发软件进行仿真，并给出仿真波
形。 F1=AC+BD+BC+AD F2=AOB⊕C⊕D F3=∑m(0，2，3，57)
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